При f/вых = -0,7 В транзистор закрыт и расчетная схема принимает вид, изображенный иа рис. 3.12, б. Из рисунка видно, что

/вых = (/вых-£/ил2) ?4- (3.77)

Это уравнение прямой линии, проходящей через точку 1/вых==0, /вых- = -1/ип2 ?4=2,5 мА. Выходная характеристика показана иа рис. 3.12, г (токи, вытекающие из схемы, считаются отрицательными).

Итак, выходная характеристика для состояния выхода «1» имеет два участка. Из совместного решения уравнений (3.74) и (3.77) можно определить /вых на границе этих двух участков:

/вых = -(/ип2 + f/B3)/l4 + 2/?к/( I + Р)] • (3.78)

Подставив числовые значения, получим /вых=2,14 мА

Реальная выходная характеристика показана на рис. 3.12, г пунктирной линией. Как видно из рисунка, качественный анализ дает достаточно точный вид выходной характеристики.

Для логического элемента в состоянии «О» на выходе с подключенным резистором Ri, расчетная схема имеет вид, изображенный па рис. 3.12, в.

Для данной схемы справедливы следующие соотношения:

/б = rk - "0 = -(вых + UyR - а/о; (3.79)

/д = (I + р) /g = -(1 -Ь Р) ( вь,х + £/бэ)/к - Ро- (3.80)

Учитывая (3.71) и (3.74), можно записать

/вых = -(. + Р) """ - Р/О - . (3.81)

Уравнение (3.81) - уравнение прямой линии, проходящей через точку /вых=0;

f/вых = [/?к (иг2 - р/о/?4) - UR, ( I + miRy + (I + Р) /?4] (3-82)

Здесь ток /о вычисляется по (3.52), в котором 1/вх=С/вх = -0,7 В.

Выходное сопротивление вычисляется по (3.76). Численные расчеты дают значение f/вых =-1,615 В при /вых=0. При 1/„ых > - (а/о/?к-h f/ бэ ) = = -1,6 В транзистор закрыт и расчетная схема принимает вид, представленный на рис. 3il2, б, для которой уже рассмотрен вид выходной характеристики.

Решая совместно уравнения (3 81) и (3.77), можно определить /вых на границе двух участков выходной характеристики:

/в „X = - (f/B„2 4- f/бэ + «0/?k)/[4 -1- 2/?к/( < + Р)]- (3.83)

Подставив числовые значения, получим /вых=1,69 мА.

Если резистор Rt в схеме не используется, то выходная характеристика выражается формулами (3.74) и (3.81), в которых отсутствует составляющая

/;?.=(£/вь,х-г/„п2) ?4-

Выходное сопротивление схемы

/?вмх = /?к/( +Р)- (3.84)

При f/вых > -0,7 В для схемы с состоянием выхода «1» и 1/вых>-1,6 В для схемы с состоянием выхода «О» транзистор «закрыт», поэтому выходной ток равен нулю (рис. 3.12, д).

Полное время задержки сигнала в элементах ЭСЛ-типа определяется задержками переходных процессов во входной цепи базы.

в цепи коллекторного узла и задержкой выходных эмиттерных повторителей.

Задержка в цепи базы находится из решения дифференциального уравнения (см. [1]), описывающего изменение напряжения на базе входного транзистора иэ (t):

„э(0+ГеС„х -~-ои ~- + UMt), (3.85)

где h(t) -единичная ступенчатая функция; Свх=Сэсар + Сэдиф - эквивалентная входная емкость логической схемы.

Зарядная составляющая входной емкости Cgggp определяется статическими емкостями переходов и имеет существенно нелинейный характер из-за нелинейной природы передаточных функций, связывающих напряжение на коллекторном и эмиттерном переходах с напряжением на базе транзистора, а также нелинейной зависимости емкости переходов от величины приложенного напряжения.

Определим среднюю емкость Сэ бар как емкость, в которой при изменении входного напряжения на величину логического перепада Л7л накапливается некоторый заряд AQg. Значение емкости найдем из соотношения

Диффузионная составляющая Сэ диф входной емкости равна (/?кыг)-.

Решение уравнения (3.85) имеет вид «Бэ(0=ои - + АЛ1 -ехр(-/(ГбСе,)], (3.86)

и, следовательно, задержка сигнала в цепи базы по уровню 0,5А/л

40,7гб(1,41Сэво+1,62Скво+) • (3-87)

В [1] показано, что задержка, вносимая переходным процессом в коллекторном узле, приближенно определяется соотношением

t=qjr (0,8/гСкБо+0,9Со + Qn) - 0,7 rA, (3.88)

где Скп -среднее значение паразитных емкостей коллекторного резистора и изолирующего перехода коллектор - подложка (в случае интегрального исполнения).

Среднее время задержки эмиттерного повторителя, определяемое как среднее арифметическое из задержки при нарастании и спаде выходного напряжения до.уровня 0,5Л/л, равно

п оз5(1 сс)(Гб+/?к)С„+0,25 f" , (3.89)

где Сн - суммарная емкость нагрузки эмиттерного повторителя.

Полное время задержки сигнала в логических схемах на переключателях тока равно

зд=4+ 4+?"=Тзд+ [0.7CL+0,35 (1 -,а) С„] +

0,7,-,

+

0,25Д£/лСн/?4

икп2 - и оп

(3.90)

где Тзд=0,7гБСэбар+0,35(1-а)гБ Сн - составляющая задержки, зависящая лишь от параметров транзистора и емкости нагрузки и не зависящая от мощности потребления логической схемы.

Те Т,

г," т/

Рис. 3.13. Схема типового логического элемента иа переключателях тока с температурно-стабилизнрованной цепью опорного напряжения

Время нарастания выходного напряжения логического элемента на переключателях тока между уровнями 0,1-0,9

=2,21Л(/?кСзкв) -f К1 - а) (Гб -f R) С„р, а время спада

/.=/(2,2/?кСиЧ(0,8

(3.91)

(3.92)

Модификации логических элементов на переключателях тока.

С созданием сверхбыстродействующих ЭВМ как среди проектировщиков машин, так и среди разработчиков элементов усилился интерес к интегральным логическим схемам на переключателях тока. Разработаны модификации логических элементов, реализующие принцип переключения тока, причем все они могут быть условно разделены на три группы, каждая из которых имеет свою харак-