имствован из предыдущего проекта, он был использован в том виде, «как есть». Если вы хотите подавлять незначащие нули добавьте необходимые цепи в соответствии с рекомендациями,, данными выше. Входы ДДК декодеров управлялись ДДК-вы-ходами триггеров-защелок счетчика. Шины ДДК были также проложены к плате компаратора так, чтобы коды на этих шинах могли сравниваться с кодами на шинах ДДК от переключателей.

Схема платы счетчика показана на рис. 12.7,6. В действительности схемы ДСУ ничем не отличаются от схемы ДСУ,. приведенной на рис. 12.2.

Счетчик использовался в комплексе с вычислительной машиной CAT, которая усредняла данные от усилителя электроэнцефалографа в системе исследования сенсорных реакций. Эта вычислительная машина должна была обнаруживать сигнал,, вызванный возбудителем, в «шуме» мозговых колебаний испытуемого. Возбудителем могла быть вспышка света либо щелчок, воздействующий на органы слуха, причем запускался возбудитель от импульса вычислительной машины. Когда число в счетчике достигало заранее установленной величины, показывая тем самым точное число раздражений, воздействовавших из испытуемого, счетчик выдавал команду на компьютер для прекращения эксперимента.

Шины строба ДСЭ были подключены к соответствующему входу главного вентиля для того, чтобы сформировать шину разрешения. Счетчик работает при высоком погенциале на этой шине. Шина разрешения управляется выходом Q iS-триггера,. состоящего из ИС 107 С и ИС 107 D. Когда оператор нажимает кнопку сброса (переключатель S\), вход установки триггера заземляется, вызывая тем самым появление высокого потенциала на выходе Q, а следовательно, и на шине разрешения. После этого число в счетчике получает приращение всякий раз, когда приходит импульс от вычислительной машины. Когда компаратор (рис. 12.7, в) обнаруживает заданное число на входных линиях ДДК, он выдает сигнал РАВНО, который инвертируется в ИС 107 В и поступает затем на вход сброса RS-триггера. Этот импульс запирает главный вентиль, так как вызывает понижение потенциала на шине разрешения. В то же время потенциал на выходе Q повышается, формируя тем самым команду останова на вычислительную машину. Система будет теперь бездействовать до тех пор, пока оператор снова не нажмет кнопку S-i.

Плата компаратора показана на рис. 12.7, е. Он состоит из трех компараторов на ТТЛ-интегральных схемах 7485. Схема 7485 сравнивает два четырехразрядных двоичных слова (такие, как используемые нами слова ДДК), обозначенные как слово А и слово В и затем вырабатывает сигнал, который зависит от соотношений; А<В, А>В, А = В Кроме того, ступени можно

Выход параллельных данных

Вход последовательных данных

в Q

Синхро низация

в Q А, С

Выход после-довательньк данных

Рис. 12.8. Регистр сдвига, состоящий из D-триггеров.

соединить каскадами, так что схему можно приспособить для обработки слов и более высокого порядка.

В данном случае выходы ДДК счетчика формируют слово А, выходы галетного переключателя ДДК формируют слово В. Заметьте, что между схемами 7485 и галетными переключателями используются инверторы. Это объясняется особенностью тех переключателей, которые нашлись в моих запасах. В вашем случае инверторы могут и не потребоваться. Все, что у меня было, - это набор переключателей ДДК.

Регистры сдвига

Регистр сдвига представляет собой твердотельный элемент памяти, собранный на триггерах. Каждый триггер образует одноразрядный элемент памяти. Функции регистра сдвига могут выполнять /-триггеры, соединенные так, что цепи данных включены каскадно, а входы синхронизации - параллельно.

На рис. 12.8 представлены регистры, имеющие последовательный вход и параллельный выход (типа SIPO) либо последовательный вход и последовательный выход (типа SISO, в зависимости от того, какие из выходных контактов используются.

Разряды данных (логические уровни О или 1) загружаются слева, на вход последовательных данных. На вход синхронизации поступает последовательность синхроимпульсов. При поступлении первого синхроимпульса первый разряд данных записывается в первую ячейку регистра сдвига СА). При поступлении второго синхроимпульса содержимое ячейки А\ сдвигается вправо на один шаг и занимает после этого ячейку Лг. В то же самое время разряд, появляющийся на входе последовательных данных, записывается в Ль Каждый раз при поступ-

1> См примечание на стр. 45. - Прим. ред.

лении синхроимпульса содержимое регистра сдвигается вправо на одну позицию, а из внешних цепей в ячейку памяти вводятся новые разряды.

Помещенные в регистр сдвига разряды данных остаются там до тех пор, пока выполняются два условия: во-первых, включено питание и, во-вторых, либо отключены импульсы синхронизации, либо последовательный выход (вывод Q ячейки А4) подключен ко входу последовательных данных. Последний случай - пример использования регистра сдвига в качестве рециркулятора.

Регистры сдвига бывают различных типов, и не все из них используют простые /-триггеры. Типы регистров сдвига можно различать по способу управления данными. Например, регистр сдвига, показанный на рис. 12.8, может работать и как регистр типа SISO, и как регистр типа SIPO, в зависимости от того, какие выбрать выходы. Бывают регистры типа Р1Р0\ PISO и т. д. Мало кто из конструкторов утруждает себя изготовлением регистров сдвига из отдельных триггеров. Вместо этого они покупают у фирм-изготовителей интегральных схем готовый регистр сдвига подходящего типа.

Статистические запоминающие устройства на интегральных схемах

Хотя регистр сдвига и может играть роль запоминающего, элемента, гораздо более удобными являются такие кристаллы статической памяти, как широко распространенная схема 2102 (рис. 12.9,с). Не надо думать, что область применения матриц памяти ограничена вычислительными машинами. В настоящее время многие операции в аппаратуре выполняются с помощью цифровых устройств, поэтому часто требуется память, подобная такой, которая применяется в вычислительных машинах.

Внутренняя структура схемы 2102 показана на рис. 12.9,6. Кристалл устроен в виде решетки 32X32 разряда, в которой каждая данная точка может быть адресована соответствующим выбором десятиразрядного адресного кода на линиях Ао-Ад. Для внешних цепей схема 2102 представляется организованной в виде решетки 1024X1 разряд.

Рис. 12.10 иллюстрирует метод использования набора интегральных схем 2102 в качестве электронной памяти 8X1024 раз ряда для вычислительной машины. Эта схема вмещает 1 Кбайт данных и использует восемь интегральных схем типа 2102 (ИС 1-ИС8).

Все адресные линии схем 2102 соединены так, что одинаковые контакты на всех кристаллах подключены параллельно. Другими словами, все восемь контактов Ао соединены друг с

1) См. примечание на стр. 33 и 45. -Прим. ред.